博通发布3.5D XDSiP芯片封装:6000平方毫米庞然巨物

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12月8日消息,博通发布了全新打造的3.5D XDSiP封装平台,专门面向超高性能的AI、HPC处理器,最高支持6000平方毫米的芯片面积。

这相当于大约八颗NVIDIA Blackwell架构的下一代旗舰芯片GB202,后者面积为744平方毫米。

博通发布3.5D XDSiP芯片封装:6000平方毫米庞然巨物-第1张图片-芙蓉之城

博通3.5D XDSiP使用了台积电的CoWoS-L封装技术,融合2.5D集成、3D封装,所以叫3.5D。

它可以将3D堆栈芯片、网络与I/O芯粒、HBM内存整合在一起,构成系统级封装(SiP),最大中介层面积4719平方毫米,大约相当于光罩面积的5.5倍,还可以封装最多12颗HBM3或者HBM4高带宽内存芯片。

为了达成最高性能,博通建议分别设计不同的计算芯粒,然后采用F2F面对面的方法,借助混合铜键合(HCB),将不同的芯粒堆叠在一起。

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其中的关键在于使用无凸起HCB将上层Die与底层Die堆叠在一起,不再需要TSV硅通孔。

这么做的好处非常多:信号连接数量增加大约7倍,信号走线更短,互连功耗降低最多90%,最大化降低延迟,堆叠更加灵活。

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博通计划利用3.5D XDSiP封装为Google、Meta、OpenAI等设计定制化的AI/HPC处理器、ASIC芯片,并提供丰富的IP,包括HBM PHY、PCIe、GbE甚至是全套芯粒方案、硅光子技术。

这样一来,客户可以专心设计其处理器的最核心部分,即处理单元架构,无需考虑外围IP和封装。

博通预计首款产品将在2026年推出。

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标签: CPU处理器

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